Naja es ist ja nichts neues das AMD grose Werbung macht für das was mann nicht hat,
zb die FX 8120-8150 / FX 8320-8350 mit 8 Echten Cores zu Werben obwohl da 4 Module sind , diese werden x2 genommen AMD nennt diesen Ansatz Core-Multithreading.
Wenn mann das bei Intel machen würde habe ich ja so gesehen mit meinem Multithreading 12 echte Cores CPU wie AMD es immer so schön sagt..
Nun AMD verkauft und wirbt bewust mit 8 Cores welche man Physikalisch nicht hat genau so wenn Intel einen i7 3770k mit 8 Cores werben würde da diese tatsächlich Physikalisch nur 4 Besitz und mit Multithreading sind es erst 8 Cores.
[i]AMD hat die “Gruppierten Integer-Kern” Mikro-Architektur, einer Architektur von DEC 1996 mit den RISC-Mikroprozessor Alpha 21264 entwickelt wieder eingeführt. Diese Technologie ist informell CMT (Clustered Multi-Thread) genannt und offiziell als “Modul” von der AMD marketing Service, sondern mit bürgerlichem Namen “Clustered Integer” Kerntechnologie ist. In Sachen Hardware-Komplexität und Funktionalität, diese “Modul” ist auf halbem Weg zwischen einem echten Dual-Core-Prozessor und die ganzzahlige Potenz (jeder Thread mit einen völlig unabhängigen Ganzzahl Kern) und ein single-Core-Prozessor mit SMT-Fähigkeit, die einen Prozessor dual Themen erstellen können, sondern mit der Kraft eines (jeder Thread teilt die Ressourcen des Kerns mit der andere Thread).Ein “Modul” besteht eine Bindung von zwei “konventionellen” x 86 Out-of-Order Processing-Engines. Die Verarbeitungs-Engine teilt der Rohrleitung Anfangsphase (zB. L1i, holt, decodieren), die FPU und der L2-Cache mit dem Rest von “Module”.Jedes “Modul” hat die folgenden unabhängigen Hardware-Ressourcen: [8] [9] 2MB L2 pro “Modul” (gemeinsam zwischen den zwei Ganzzahl-Cluster im Kern)16 KB 4-fach L1d (Weg-vorhergesagt) pro Cluster und 64 KB pro Kern L1i 2-Wege, eine Möglichkeit für jeden der beiden cluster [10] [11] [12]Zwei engagierte Ganzzahl-Cluster-besteht jeweils aus zwei ALU und zwei AGU die geeignet für insgesamt 4 unabhängige Arithmetik und Speicher Operationen pro Takt pro Cluster und-Duplizieren Ganzzahl Planer und Ausführung von Rohrleitungen bietet dedizierten Hardware zu jedem der beiden Threads die Leistung in einigen Fällen Multi-Threaded ganze Zahl erhöhen-der zweite Ganzzahl Cluster erhöht die BULLDOZER-Kern Die um rund 12 %, die auf Chip-Ebene etwa 5 % der insgesamt sterben Raum [13] fügtZwei symmetrische 128-Bit-FMAC (fused Multiply–add-Fähigkeit) mit doppelter Pipelines pro Modul, das zu einer großen Einheit von 256-Bit breiter vereinheitlicht werden können, wenn einer der Ganzzahl Versand AVX Unterricht und zwei symmetrische X 87/MMX/SSE Kerne fähig FPP für Abwärtskompatibilität mit SSE2-optimierten SoftwareAlle “Module” vorhanden Teilen der L3-Cache sowie eine erweiterte Dual-Channel Speicher Subsystem (IMC - Integrated Memory Controller).“Modul” hat 213 Millionen Transistoren auf einer Fläche von 30, 9 mm ² (einschließlich den 2 MB geteilten L2 Cache) auf ein Orochi sterben [14]Also ein Dual-Thread-BULLDOZER-Prozessor einen einzigen Kern (oder Modul), hat einen vier-Thread-Prozessor verfügt über zwei Kerne und der acht-Thread-Prozessor verfügt über vier Kerne.
AMD hat mit der Bulldozer Generation die Clustered-Integer-Core-Architektur neu eingeführt. Diese wurde erstmals von DEC entwickelt und 1996 mit der RISC-CPU Alpha 21264 eingeführt.
Ein Modul ist sozusagen ein Mittelweg zwischen echtem Dualcore, wo jedem Thread alle Funktionseinheiten zur Verfügung stehen und einem Singlecore mit SMT. Dies spart Diefläche im Vergleich zum gewöhnlichen Dualcore. Ein Modul ist in verschiedene einfach und doppelt vorhandene Einheiten aufgeteilt, die sich zudem manche Ressourcen teilen. Ein Modul verfügt über zwei Integer- (Ganzzahl) und eine 256-Bit-Floatingpoint-(Gleitkommazahl)-Einheit, die bei Bedarf in zwei 128-Bit-FPUs aufgeteilt werden kann. Die Fetch-und-Decode-Einheit sind ebenfalls nur einfach vorhanden und teilen die Last auf die jeweiligen Einheiten auf. Ein komplettes Modul verfügt über einen 2-MB-Shared-L2-Cache.
Ein Modul verfügt über die folgenden unabhängigen Einheiten: 2-MB-L2-Cache pro Modul.
16-kB-4-Wege-L1-Datacache pro Integer-Einheit und 64-kB-2-Wege-L1-Instructionscache pro Modul.
Zwei unabhängige Integer-Einheiten: Mit jeweils zwei ALUs und zwei AGUs die maximal vier Arithmetik- und Speicheroperationen unabhängig pro “Core” und Takt.[4]
Zwei symmetrische 128-Bit-FMAC-Gleitkommapipelines pro Modul, die bei Bedarf in eine 256-Bit-Einheit umfunktioniert werden können, und dadurch FMA-Befehl verwenden können, der anders als der normale Multiply-Add-Befehl erst nach Ende der kompletten Berechnung das Ergebnis rundet.
Alle Module einer CPU teilen sich den L3-Cache sowie das Dual-Channel Interface.
Ein Modul hat auf einer Fläche von 30,9 mm² ca. 213 Millionen Transistoren, inkl. 2 MB an L2-Cache (beim Orochi/Zambezi Die).
Verkaufsname AMD FX-83XX
Mehrkernprozessor
Revision: OR-C0
L1-Cache: je Kern 16 KiB Daten + je Modul 64 KiB Instruktionen
L2-Cache: je Modul 2048 KiB mit Prozessortakt
L3-Cache: 8 MiB mit Northbridge-Takt (2,0 bis 2,2 GHz)
MMX, SSE, SSE2, SSE3, SSSE3, SSE4a, SSE4.2, AVX, AES,FMA3, FMA4, XOP, AMD64, Cool’n’Quiet 3.0, NX-Bit, AMD-V, Turbo Core 2.0
integrierter Dual-Channel-DDR3-Speichercontroller: Unterstützung bis zu DDR3-1866
Sockel AM3+, HyperTransport mit 5,2 GT/s
Verlustleistung (TDP): 125 W
Fertigungstechnik: 32 nm (SOI), Immersionslithografie
Die-Größe: 315 mm² bei 1,2 Milliarden Transistoren
Taktfrequenzen: 3,5–4,0 GHz
